Em Porta SR NAND biestável circuito, a condição de entrada indefinida de SET = '0' e RESET = '0' é proibida. É a desvantagem do flip-flop SR. Este estado:
- Substitua a ação de travamento de feedback.
- Força ambas as saídas a serem 1.
- Perde o controle pela entrada, que primeiro vai para 1, e a outra entrada permanece '0' pela qual o estado resultante da trava é controlado.
Precisamos de um inversor para evitar que isso aconteça. Conectamos o inversor entre as entradas Set e Reset para produzir outro tipo de circuito flip-flop chamado Flip-flop D , Flip-flop de atraso, tipo D biestável, flip-flop tipo D.
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O flip-flop D é o flip-flop mais importante de outros tipos com clock. Ele garante que, ao mesmo tempo, ambas as entradas, ou seja, S e R, nunca sejam iguais a 1. O flip-flop Delay é projetado usando um gated Flip-flop SR com um inversor conectado entre as entradas permitindo uma única entrada D(Dados).
Esta entrada de dados única, rotulada como 'D', é usada no lugar da entrada 'Set' e para a entrada complementar 'Reset', o inversor é usado. Assim, o flip-flop tipo D ou D sensível ao nível é construído a partir de um flip-flop SR sensível ao nível.
Então, aqui S=D e R= ~D(complemento de D)
Diagrama de bloco
Diagrama de circuito
Sabemos que o flip-flop SR requer duas entradas, ou seja, uma para ‘SET’ a saída e outra para ‘RESET’ a saída. Ao usar um inversor, podemos definir e redefinir as saídas com apenas uma entrada, pois agora os dois sinais de entrada se complementam. No flip-flop SR, quando ambas as entradas são 0, esse estado não é mais possível. É uma ambigüidade que é removida pelo complemento no flip-flop D.
No flip-flop D, a entrada única 'D' é chamada de entrada 'Dados'. Quando a entrada de dados for definida como 1, o flip-flop será definido e, quando for definido como 0, o flip-flop mudará e será redefinido. No entanto, isso seria inútil, uma vez que a saída do flip-flop sempre mudaria a cada pulso aplicado a esta entrada de dados.
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A entrada 'CLOCK' ou 'ENABLE' é usada para evitar isso e isolar a entrada de dados do circuito de travamento do flip-flop. Quando a entrada do clock é definida como verdadeira, a condição de entrada D é copiada apenas para a saída Q. Isso forma a base de outro dispositivo sequencial denominado D flip-flop .
Quando a entrada do clock é definida como 1, as entradas 'set' e 'reset' do flip-flop são ambas definidas como 1. Portanto, ele não mudará o estado e armazenará os dados presentes em sua saída antes de ocorrer a transição do clock. Em palavras simples, a saída é 'travada' em 0 ou 1.
Tabela verdade para o flip-flop tipo D
Os símbolos ↓ e ↑ indicam a direção do pulso do clock. O flip-flop tipo D assumiu esses símbolos como gatilhos de borda.