O flip-flop SR ou flip-flop Set-Reset tem muitas vantagens. Porém, ele tem os seguintes problemas de comutação:
- Quando as entradas Set 'S' e Reset 'R' são definidas como 0, esta condição é sempre evitada.
- Quando a entrada Set ou Reset muda de estado enquanto a entrada de habilitação é 1, ocorre a ação de travamento incorreta.
O JK Flip Flop elimina essas duas desvantagens de Chinelo SR .
O Flip-flop JK é um dos flip-flops mais utilizados em circuitos digitais. O flip-flop JK é um flip-flop universal com duas entradas 'J' e 'K'. No flip-flop SR, o 'S' e o 'R' são as letras abreviadas para Set e Reset, mas J e K não são. O J e o K são letras autônomas escolhidas para distinguir o design do flip-flop de outros tipos.
O flip-flop JK funciona da mesma maneira que o flip-flop SR. O flip-flop JK tem flip-flop 'J' e 'K' em vez de 'S' e 'R'. A única diferença entre o flip-flop JK e o flip-flop SR é que quando ambas as entradas do flip-flop SR são definidas como 1, o circuito produz os estados inválidos como saídas, mas no caso do flip-flop JK, não há estados inválidos, mesmo que ambos Os flip-flops 'J' e 'K' são definidos como 1.
O Flip Flop JK é um flip-flop SR fechado com a adição de um circuito de entrada de clock. A condição de saída inválida ou ilegal ocorre quando ambas as entradas são definidas como 1 e são evitadas pela adição de um circuito de entrada de clock. Portanto, o flip-flop JK tem quatro combinações de entrada possíveis, ou seja, 1, 0, 'sem alteração' e 'alternar'. O símbolo do flip-flop JK é o mesmo que Trava Biestável SR exceto pela adição de uma entrada de clock.
Diagrama de bloco:
Diagrama de circuito:
No flip-flop SR, ambas as entradas 'S' e 'R' são substituídas por duas entradas J e K. Isso significa que as entradas J e K equivalem a S e R, respectivamente.
As duas portas AND de 2 entradas são substituídas por duas portas NAND de 3 entradas. A terceira entrada de cada porta está conectada às saídas Q e Q'. O acoplamento cruzado do flip-flop SR permite que a condição inválida anterior de (S = '1', R = '1') seja usada para produzir a 'ação de alternância', já que as duas entradas estão agora interligadas.
Se o circuito estiver 'definido', a entrada J é interrompida da posição '0' de Q' através da porta NAND inferior. Se o circuito estiver 'RESET', a entrada K é interrompida da posição 0 de Q através da porta NAND superior. Como Q e Q' são sempre diferentes, podemos usá-los para controlar a entrada. Quando ambas as entradas 'J' e 'K' são definidas como 1, o JK alterna o flip-flop de acordo com a tabela verdade fornecida.
Tabela Verdade:
Quando ambas as entradas do flip-flop JK estão definidas como 1 e a entrada do clock também está com pulso 'High', do estado SET para o estado RESET, o circuito será alternado. O flip-flop JK funciona como um flip-flop de alternância tipo T quando ambas as entradas estão definidas como 1.
O flip-flop JK é um flip-flop SR com clock aprimorado. Mas ainda sofre com o 'corrida' problema. Este problema ocorre quando o estado da saída Q é alterado antes que o pulso de temporização da entrada do relógio tenha tempo de passar. 'Desligado' . Temos que manter o tempo curto mais o período (T) para evitar esse período.